Flip Flop

Bismilahirohmanirohim..
hari ini ada yang mau dibahas tentang flip flop di sistem digital.. Langsung saja..

FLIP-FLOP
FLIP FLOP merupakan suatu rangkaian yang terdiri dari dua elemen aktif (transistor) yang kerjannya saling bergantian.Fungsinya adalah sebagai berikut :
• Menyimpan bilangan biner
• Mencacah pulsa
• Menyerempakan / men-sinkron rangkain aritmatika
Misalnya : beberapa full yang dapat dikendalikan
Flip- flip bersifat Bistable : dua kondisi yang stabil 0 atau 1 .Kondisi ini akan tetap stabil tidak akan berubah jika tidak ada pemicu (input) yang masuk.
Jenis jenis Flip-flop :
1. JK flip-flop
2. D flip-flop
3. Master-Slave flip-flop

JK flip-flop
JK flip flop merupoakan SR flip flop yang telah di modifikasi sedemikian rupa.Pada SR Flip flop ,jik kedua input S dan R nya sama bernilai ‘1’,flip flop tidak mampu memproses kondisi output berikutnya ,Sebuah Jk flip flop di bentuk dari SR flip flop dengan tambhan gerbang AND pada sisi input SR-nya.

Simbol






Diagram Perkabelan








Tabel











D flip-flop
Memiliki 1 input yang disebut D (data)serta 2 output yang akan disebut Q dan Q pada dasarnya D flip-flop diperoleh dari SR flip-flop yang salah satu inputnya did a[t dengan mengkomplemenkan input yang lain yaitu menmbahkan satu gerbang Not pada masukan.

D flip-flop adalah hari yang paling umum flip-flop digunakan. Hal ini lebih dikenal sebagai keterlambatan flip-flop
Output Q selalu mengambil keadaan masukan D pada saat tepi positif (atau tepi negatif jika masukan clock adalah aktif rendah). [7] Hal ini disebut flip-flop D karena alasan ini, karena output mengambil nilai masukan D atau input data, dan Penundaan dengan maksimum satu hitungan jam. D flip-flop ini dapat diartikan sebagai sel memori primitif, order terus nol , atau garis delay . Setiap kali pulsa jam, nilai Q selanjutnya adalah D dan Q dinyatakan sebelumnya.

Tabel

Flip-flop ini sangat berguna, karena mereka membentuk dasar untuk register geser , yang merupakan bagian penting dari perangkat elektronik banyak. Keuntungan dari D flip-flop atas tipe-D latch adalah bahwa ia "menangkap" sinyal pada saat jam pergi tinggi, dan perubahan selanjutnya dari garis data tidak mempengaruhi Q sampai tepi jam berikutnya meningkat. Kekecualian adalah bahwa beberapa flip-flop memiliki "reset" input sinyal, yang akan mengatur ulang Q (nol), dan mungkin baik asinkron atau sinkron dengan jam.
Rangkaian di atas menggeser isi register ke kanan, satu bit pada setiap posisi transisi aktif jam. Input X digeser ke posisi bit paling kiri.


Klasik positif-tepi-dipicu D flip-flop
Sebuah positif-tepi-dipicu D flip-flop
Sirkuit ini pintar [8]terdiri dari dua tahap dilaksanakan oleh SR NAND kait . Tahap masukan (dua selot di sebelah kiri) proses jam dan sinyal data untuk memastikan sinyal input yang benar untuk tahap keluaran (single latch di sebelah kanan). Jika jam rendah, baik sinyal output dari tahap masukan tinggi tanpa memperhatikan input data; output latch terpengaruh dan menyimpan keadaan sebelumnya. Ketika perubahan sinyal clock dari rendah ke tinggi, hanya salah satu dari tegangan output (tergantung pada sinyal data) pergi rendah dan set / reset output latch: jika D = 0, output lebih rendah menjadi rendah, jika D = 1, output atas menjadi rendah. Jika sinyal clock terus tinggal tinggi, output tetap menyatakan mereka terlepas dari masukan data dan gaya output latch untuk tinggal di negara yang bersangkutan sebagai masukan nol logis tetap aktif sementara jam sudah tinggi. Oleh karena itu peran output latch adalah untuk menyimpan data hanya ketika jam sudah rendah.
sirkuit ini berhubungan erat dengan D gated latch seperti kedua sirkuit mengkonversi kedua negara input D (0 dan 1) dengan dua kombinasi masukan (01 dan 10) untuk output SR latch oleh pembalik sinyal input data (baik di sirkuit split D sinyal tunggal dalam dua S komplementer dan sinyal R). Perbedaannya adalah bahwa di D gated latch gerbang NAND logis sederhana yang digunakan sedangkan pada dipicu D flip-flop-positif-tepi NAND SR kait yang digunakan untuk tujuan ini. Peran kait ini adalah "kunci" aktif menghasilkan output tegangan rendah (logis nol); sehingga D-tepi-positif dipicu flip-flop dapat dianggap sebagai sebuah D gated latch dengan pintu input latch.

Master–slave (pulse-triggered) D flip-flop
Master slave D flip-flop diciptakan dengan menghubungkan dua D gated kait di seri, dan pembalik yang memungkinkan masukan untuk salah satu dari mereka. Hal ini disebut master-budak karena latch dalam seri kedua hanya perubahan dalam menanggapi perubahan pertama (master) latch.
Istilah ini berarti pulsa-dipicu bahwa data yang dimasukkan di tepi terbit pulsa clock, tetapi output tidak mencerminkan perubahan sampai tepi jatuh dari pulsa clock.


master salve D flip-flop. Akan meresponnya di tepi negatif darimengaktifkan input (biasanya jam).
Untuk tepi-positif dipicu master-budak D flip-flop, ketika sinyal clock rendah (logika 0) yang "mengaktifkan" dilihat oleh gerendel pertama atau "master" D (sinyal clock terbalik) adalah tinggi (logika 1) . Hal ini memungkinkan master "" latch untuk menyimpan nilai masukan pada saat transisi sinyal clock dari rendah ke tinggi. Sebagai sinyal clock berjalan tinggi (0 ke 1) yang terbalik "mengaktifkan" yang pertama gerendel berjalan rendah (1 sampai 0) dan nilai dilihat pada masukan untuk menguasai latch "dikunci". Hampir bersamaan, dua kali terbalik "mengaktifkan" dari budak "kedua atau" D latch transisi dari rendah ke tinggi (0 ke 1) dengan sinyal clock. Hal ini memungkinkan sinyal yang ditangkap di tepi terbit jam oleh sekarang "dikunci" latch master melewati budak "" latch. Ketika kembali ke sinyal clock rendah (1 sampai 0), output dari budak "" latch "dikunci", dan nilai dilihat di tepi terbit jam terakhir diadakan sedangkan master "" latch mulai menerima baru nilai dalam persiapan tepi jam berikutnya meningkat.

Sebuah implementasi flop master-budak D flip-yang dipicu di tepi positif dari jam.




Dengan menghapus inverter paling kiri dalam rangkaian di atas, jenis flip flop-D yang lampu strobo di tepi jatuh dari sebuah sinyal clock dapat diperoleh. Ini memiliki tabel kebenaran seperti ini: